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HDLによるVLSI設計 : VerilogHDLとVHDLによるCPU設計 / 深山正幸 [ほか] 著
HDL ニヨル VLSI セッケイ : Verilog HDL ト VHDL ニヨル CPU セッケイ

Edition 第2版
Publisher 東京 : 共立出版
Year 2002.1
Codes ID=2001547478 NCID=BA5517252X

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Language Japanese
Size x, 245p : 挿図 ; 24cm
Notes その他の著者: 北川章夫, 秋田純一, 鈴木正國
参考図書: p[241]-242
Authors 深山, 正幸(1966-) <ミヤマ, マサユキ>
北川, 章夫(1961-) <キタガワ, アキオ>
秋田, 純一(1970-) <アキタ, ジュンイチ>
鈴木, 正國(1939-) <スズキ, マサクニ>
Subjects BSH:集積回路
NDLSH:集積回路
Classification NDC8:549.7
NDC9:549.7
NDLC:ND386
Vol ISBN:9784320120273 ; PRICE:3800円+税 ; XISBN:4320120272

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Central Library, Open-Stack Room
621.381/MIY 0181387480
4320120272 2004
North Library (East 2F, Open Stack)
621.381/MIY 0280815454
9784320120273 2003
Eng General Lib, Open Stacks (Japanese Books)
621.381/MIY 3580236635
9784320120273 2003

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