このページのリンク

<図書>
HDLによるVLSI設計 : VerilogHDLとVHDLによるCPU設計 / 深山正幸 [ほか] 著
HDL ニヨル VLSI セッケイ : Verilog HDL ト VHDL ニヨル CPU セッケイ

第2版
出版者 東京 : 共立出版
出版年 2002.1
コード類 書誌ID=2001547478 NCID=BA5517252X

書誌詳細を表示

本文言語 日本語
大きさ x, 245p : 挿図 ; 24cm
一般注記 その他の著者: 北川章夫, 秋田純一, 鈴木正國
参考図書: p[241]-242
著者標目 深山, 正幸(1966-) <ミヤマ, マサユキ>
北川, 章夫(1961-) <キタガワ, アキオ>
秋田, 純一(1970-) <アキタ, ジュンイチ>
鈴木, 正國(1939-) <スズキ, マサクニ>
件 名 BSH:集積回路
NDLSH:集積回路
分 類 NDC8:549.7
NDC9:549.7
NDLC:ND386
巻冊次 ISBN:9784320120273 ; PRICE:3800円+税 ; XISBN:4320120272

所蔵情報を非表示

本館・開架閲覧室
621.381/MIY 0181387480
4320120272 2004
北図書館・東棟2階
621.381/MIY 0280815454
9784320120273 2003
工・中央図書室・開架
621.381/MIY 3580236635
9784320120273 2003

 類似資料